Comment évoluent les tests du PHY mémoire et comment Introspect peut vous aider

Qu’il s’agisse de DDR, de LPDDR ou de GDDR, la question des tests du PHY mémoire et du contrôleur mémoire suscite depuis peu un intérêt considérable au sein du secteur. En effet, alors que les spécifications JEDEC se concentrent généralement uniquement sur les caractéristiques des dispositifs de mémoire, les performances de l’ensemble du système de mémoire dépendent fondamentalement de l’efficacité avec laquelle le contrôleur et son PHY de mémoire fonctionnent. Cela est particulièrement vrai pour les implémentations de dernière génération qui commencent à atteindre des débits de transfert pouvant aller jusqu’à 28 Gbps. À ces débits, les fabricants de contrôleurs de mémoire et de circuits PHY de mémoire sont confrontés à des exigences de mesure de type SerDes sans disposer d’un ensemble fiable d’outils de test et de mesure.

Introspect Technology a développé une gamme d’outils dédiés aux tests DDR, LPDDR et GDDR, qui constituent la solution idéale pour résoudre ce casse-tête du secteur ! Poursuivez votre lecture pour en savoir plus sur ces défis et sur les solutions proposées par Introspect.

L’architecture du circuit PHY de mémoire

La figure 1 présente une architecture PHY de mémoire générique. Comme mentionné ci-dessus, bien que les détails spécifiques de la mise en œuvre diffèrent légèrement d’une variante d’interface mémoire à l’autre (DDR, LPDDR et GDDR), il existe un dénominateur commun, comme le montre la figure 1. À savoir :

• Le contrôleur de mémoire / PHY de mémoire dispose d’un bus de commande et d’adresse synchrone à la source, désigné ci-après par l’abréviation « CA » par souci de simplicité.
• Le contrôleur de mémoire / PHY de mémoire dispose d’un bus bidirectionnel de lecture/écriture, que nous appellerons ci-après « DQ » par souci de simplicité.
• Le contrôleur de mémoire / PHY de mémoire dispose d’un (ou de plusieurs) circuit(s) PLL de multiplication d’horloge, et c’est de là que proviennent toutes les synchronisations, tant pour le contrôleur lui-même que pour la mémoire. Par exemple, l’impulsion de lecture renvoyée par la mémoire (comme illustré au bas de la figure 1) est un signal dérivé directement de l’horloge d’origine du PHY.

Il ressort de ce qui précède que la caractérisation d’une interface physique de mémoire (PHY) pose de multiples défis. Mais avant même d’entrer dans les détails, veuillez vous reporter à l’illustration de la figure 2, qui montre l’évolution des débits de transfert des interfaces physiques de mémoire au fil du temps. Sur cette figure, nous présentons un diagramme en œil typique issu d’un PHY de mémoire fonctionnant à la vitesse maximale pour une génération donnée de spécifications. Même dans des conditions idéales (comme sur la figure 2), il ne faut pas beaucoup de mots pour décrire à quel point le paradigme des tests des PHY de mémoire de la génération actuelle diffère de celui des générations précédentes !

En vous référant aux figures 1 et 2, voici quelques-uns des défis liés à la conception et à la validation des circuits PHY de mémoire :

• Mesure du taux d’erreur sur les bits réel sur un bus de transmission entièrement parallèle (par exemple, le bus CA ou le bus DQ)
• Caractérisation de la diaphonie et de l’égalisation sur un bus d’émission entièrement parallèle
• Décodage des commandes et correction d’erreurs en temps réel
• Réalisation d’un test de résistance entièrement parallèle du récepteur sur le bus DQ
• Comprendre les phénomènes au niveau du système, notamment l’espacement des commandes, la charge utile de la mémoire et les conditions d’entraînement

Configurations de test rendues possibles par les solutions ATE-on-Bench d’Introspect Technology

Configuration du bus CA

Comme mentionné dans des articles de blog précédents, tels que celui-ci consacré au MR-DIMM, Introspect a mis au point une série de solutions hautement sophistiquées pour la caractérisation et la validation de la conception des interfaces mémoire. En ce qui concerne le PHY de mémoire proprement dit, la figure 3 montre comment le bus CA est testé à l’aide du système de test SV7C-17 d’Introspect Technology.

Comme vous pouvez le constater, le SV7C dispose d’un nombre suffisant de broches pour se connecter à l’ensemble du bus CA de n’importe quel PHY de mémoire DDR, LPDDR ou GDDR ! De plus, les broches de réception du SV7C sont toutes synchronisées en phase, ce qui permet une mesure automatique en temps réel du décalage ainsi qu’un décodage en temps réel des commandes transmises par le PHY de mémoire. Les figures 4 et 5 présentent des exemples de ces mesures respectives.

Configuration du bus DQ

Passons maintenant au bus DQ : c’est là que les choses deviennent encore plus intéressantes, car ce bus est bidirectionnel. Cela signifie qu’un test des récepteurs est nécessaire, et là encore, un outil Introspect tel que le SV7C-17 ou le SV7C-PAM3 est parfaitement adapté à cette tâche. Comme le montre la figure 6, un seul SV7C-17 peut s’interfacer avec l’ensemble d’un bus DQ. Ce faisant, le SV7C-17 peut effectuer de véritables tests parallèles sur les récepteurs au sein du PHY mémoire. Avant l’arrivée du SV7C-17, cette fonctionnalité faisait cruellement défaut dans le secteur.

La capacité de traitement des séquences du SV7C permet de générer des données de rafales de lecture arbitraires et, ce qui est tout aussi important, d’insérer des perturbations à n’importe quel endroit d’une transmission en rafale. Ceci est illustré à la figure 7.

Enfin, la figure 8 présente un exemple de courbe en « baignoire » d’un récepteur, obtenue directement à partir de tests effectués sur un récepteur PHY à mémoire. Sur cette figure, on observe les performances du récepteur dans deux conditions : l’une sans injection de gigue sur le signal de synchronisation, et l’autre avec injection de gigue.

Résumé

La génération actuelle de contrôleurs de mémoire et de circuits PHY de mémoire devrait offrir des performances sans précédent sur le marché de la mémoire. Pourtant, le secteur a jusqu’à présent adopté une approche largement ponctuelle en matière de caractérisation et de validation de conception. Grâce aux outils d’Introspect Technology, les développeurs de circuits intégrés de PHY de mémoire ou de contrôleurs de mémoire peuvent acquérir une connaissance approfondie des performances de leurs puces, ce qui contribue en fin de compte à améliorer les taux de réussite lors de l’intégration système et de l’interopérabilité avec les dispositifs de mémoire.

Prêt à relever les défis liés aux tests des circuits PHY de mémoire ? Envoyez-nous dès aujourd’hui un e-mail à l’adresse info@introspect.ca.