Pourquoi vous avez besoin d’un modèle BERT massivement parallèle pour la validation de la LPDDR6

De nouveaux modules de mémoire LPDDR6 sont actuellement intégrés dans des implémentations système destinées aussi bien aux applications mobiles qu’aux applications serveur. S’appuyant sur les enseignements tirés des interfaces LPDDR et DDR de la génération précédente, le secteur redouble désormais d’efforts en matière de méthodologie de test et de validation pour la LPDDR6, ce qui pourrait avoir un impact sans précédent sur votre environnement de laboratoire et de banc d’essai ! Introspect est là pour vous aider à résoudre ce problème urgent et émergent ; poursuivez donc votre lecture pour en savoir plus sur les défis liés aux tests du taux d’erreurs binaires (BERT) de la LPDDR6, ainsi que sur la manière dont la solution ATE-on-Bench / BERT massivement parallèle de la série M peut vous aider.

Schéma fonctionnel général d’une interface LPDDR6

La figure 1 présente un schéma fonctionnel de haut niveau de la LPDDR6. Un canal de mémoire unique se compose de deux groupes de broches distincts. Tout d’abord – comme l’indique la partie bleue de la figure – se trouve le bus de commande (également appelé bus CA). Celui-ci est généralement unidirectionnel et permet au contrôleur de mémoire d’envoyer des commandes à un dispositif de mémoire. Ensuite – représenté dans la partie orange de la figure – se trouve le bus de données (également appelé bus DQ) ; il s’agit du canal par lequel les données d’écriture et de lecture sont transférées entre un dispositif de mémoire et un contrôleur de mémoire. Ce bus est généralement bidirectionnel.

Figure 1 : Illustration simplifiée de l’interface mémoire LPDDR6.

Les défis liés aux tests de la LPDDR6

Les défis liés aux essais électriques

Si la technologie LPDDR6 améliore considérablement les bandes passantes mémoire et d’autres indicateurs de performance, elle impose toutefois des contraintes considérables pour garantir des rendements de production élevés. Vous trouverez ci-dessous un résumé des défis que pose la technologie LPDDR6 pour les tests électriques réalisés à l’aide d’un BERT :

• Fonctionnement à très haute vitesse : la mémoire LPDDR6 est d’une rapidité fulgurante. Même si l’on peut faire valoir que la plupart des interfaces entre puces fonctionnent désormais à des vitesses atteignant plusieurs dizaines de gigabits par seconde et par broche, le défi que représente la LPDDR6 en matière de vitesse est résolument unique, notamment au regard des contraintes techniques de la norme, que nous aborderons plus en détail ci-après.
• Asymétrique : contrairement à des interfaces telles que PCI Express ou USB, l’interface LPDDR6 reste asymétrique et fonctionne toujours à des tensions très faibles. Si l’on ajoute à cela la densité des broches dans un seul boîtier de mémoire et l’impact considérable de la diaphonie, la nature asymétrique de la LPDDR6 implique que l’interface doit être testée en parallèle !
• Bidirectionnel : oui, non seulement le bus de données LPDDR6 fonctionne à des vitesses très élevées et est de type « single-ended », mais il est également bidirectionnel, et son temps de transit se mesure en nanosecondes, et non en microsecondes ni en millisecondes. Cela rend les tests très difficiles, car la plupart des architectures BERT sont lentes.
• Horloge synchrone à la source : cela signifie que toute solution BERT doit prendre en charge la génération de séquences synchrones à la source et la capture synchrone à la source, deux fonctionnalités que la plupart des BERT du marché ne prennent pas en charge à l’heure actuelle.
• Transmission en mode rafale : enfin, comme si les défis mentionnés ci-dessus n’étaient pas déjà suffisamment complexes, la LPDDR6 – tout comme les interfaces mémoire de la génération précédente – repose sur des rafales extrêmement courtes. La durée de ces rafales se mesure en nanosecondes, et non en microsecondes ni en millisecondes, ce qui signifie que les BERT classiques, qui reposent sur la récupération d’horloge et de données (CDR), ne peuvent pas être utilisés pour tester cette interface !

La figure 2 ci-dessous résume les défis liés aux essais électriques et à la validation de la mémoire LPDDR6.

Figure 2 : Résumé des défis liés à la validation électrique de la mémoire LPDDR6.

Défis liés aux tests de protocole

Ce qui est peut-être encore plus important que tous les défis mentionnés ci-dessus, c’est le fait que pour qu’une interface LPDDR6 puisse être testée, ne serait-ce qu’au niveau électrique, elle doit d’abord être « entraînée » ! Or, cet « entraînement » s’effectue par le biais d’une interaction protocolaire quelque peu complexe. Plus précisément, les défis suivants doivent être relevés :

• Initialisation du bus de commande et du bus de données : pour pouvoir envoyer des commandes (y compris celles du mode test) au dispositif LPDDR6, l’interface doit être initialisée. Et cette initialisation s’effectue sur l’ensemble du bus mémoire, et non pas sur une seule broche !
• L’apprentissage nécessite un retour d’informations provenant du bus de données : de plus, lorsqu’une commande d’apprentissage est envoyée via le bus CA du dispositif LPDDR6, la réponse du dispositif testé (DUT) revient souvent sur le bus DQ. Un BERT qui effectue l’apprentissage sur un dispositif LPDDR6 doit disposer d’un nombre suffisant de broches pour couvrir à la fois le bus CA et le bus DQ !
• Codage et intégrité des données : à mesure que les débits ont augmenté, il est devenu nécessaire d’ajouter un codage limité et des métadonnées au protocole LPDDR6. Les données en rafale ne se composent désormais plus uniquement de simples données de lecture et d’écriture, mais contiennent également des données supplémentaires. Un BERT effectuant un test sur un dispositif LPDDR6 doit être capable de gérer ces nouveaux champs de données !

La figure 3 ci-dessous présente un résumé des défis liés à la validation du protocole LPDDR6, tandis que la figure 4 met en évidence le défi spécifique posé par la formation avec la LPDDR6 – un défi qui exige que le modèle BERT dispose d’un nombre incroyablement élevé de canaux.

Figure 3 : Synthèse des défis liés à la validation du protocole de la LPDDR6.

Figure 4 : Un BERT massivement parallèle est nécessaire pour se connecter à la fois au bus CA et au bus DQ d’une interface LPDDR6.

La série M d’Introspect : un modèle BERT massivement parallèle

La série M inaugure une nouvelle catégorie de testeurs hautement parallèles et à grande vitesse, parfaits pour la validation fonctionnelle, la collecte de données à grand volume et la caractérisation. Ces systèmes offrent une exactitude et une précision de mesure dignes des appareils de laboratoire, mais à une échelle impossible à atteindre avec les solutions BERT classiques. Par ailleurs, ils se programment et fonctionnent comme des équipements de test automatiques (ATE), ce qui permet de réaliser des tests fonctionnels complets à vitesse réelle.

La nature hybride de la série M – à la fois BERT, ATE et testeur au niveau système – en fait la solution idéale pour les tests LPDDR6. Et dans le cadre d’une connectivité BERT parallèle, le système est équipé d’une interface à câble coaxial standard, comme le montre la figure 5.

Figure 5 : Photographie de la série M illustrant l’interface du câble coaxial, comme on peut s’y attendre d’un montage BERT sur banc d’essai.

Chaque broche de la série M correspond à un canal BERT entièrement programmable, capable d’assurer à la fois des fonctions de génération et de détection de motifs. Il convient notamment de souligner que, s’agissant d’un BERT, chaque canal est capable d’introduire diverses perturbations pour les tests « eye diagram » sous contrainte du récepteur. La figure 6 ci-dessous présente un petit échantillon des types de perturbations pouvant être introduites.

Figure 6 : Extrait de la génération de perturbations de chaque canal sur le système de test de la série M.

Résumé

Voilà : la technologie LPDDR6 est désormais une réalité, et son test nécessite un grand nombre de canaux BERT. Dans cet article, nous avons expliqué en quoi les tests électriques requièrent un type particulier d’équipement BERT, et nous avons également montré comment l’apprentissage du protocole nécessite ce que nous appelons une « connectivité sur l’ensemble du bus » avec un BERT. Enfin, nous avons présenté le testeur de la série M d’Introspect et expliqué comment, dans le cadre des tests LPDDR6, il peut fonctionner comme un BERT massivement parallèle, permettant à la fois la validation électrique et la validation fonctionnelle.

Vous travaillez sur un projet LPDDR6 ou sur un projet nécessitant un BERT massivement parallèle ? Notre équipe chez Introspect Technology est là pour vous aider. N’hésitez pas à nous contacter à l’adresse info@introspect.ca pour discuter de vos défis de conception et découvrir comment nos outils peuvent vous permettre une validation sans heurts.