10 min
Introduction
La technologie DDR (Double Data Rate) est une technologie de puces mémoire largement utilisée dans les serveurs et les centres de données, ainsi que dans les ordinateurs personnels et les consoles de jeux. Offrant une densité et une capacité de mémoire élevées, ainsi que des vitesses de transfert en constante augmentation, cette technologie est devenue essentielle au déploiement d’ordinateurs haute performance, de processeurs d’IA et d’ordinateurs en périphérie dans les centres de données. Aujourd’hui, alors qu’elle entre dans sa cinquième (5e) génération sous la forme de la norme JEDEC DDR5, cette technologie pose des défis de développement uniques aux fabricants de modules de mémoire, ainsi qu’aux fabricants de serveurs et aux intégrateurs de systèmes. Cela s’explique principalement par le fait que la DDR5 a introduit plusieurs nouvelles fonctionnalités permettant un fonctionnement à très haute vitesse, notamment l’égalisation de liaison et des algorithmes d’apprentissage hautement sophistiqués.
Cet article présente certains des défis liés aux tests des modules de mémoire conformes à la norme DDR5. Plus précisément, nous nous concentrons sur l’aspect des tests fonctionnels: c’est-à-dire comment s’assurer que les mémoires fonctionnent correctement lors des opérations d’écriture et de lecture via l’interface DDR5. Comme nous le verrons, la mise en œuvre d’un test fonctionnel implique de surmonter plusieurs obstacles liés à l’augmentation des débits de données, à la complexité accrue des protocoles et à des densités plus élevées. Nous décrivons ensuite la solution ATE-on-Bench d’Introspect Technology, composée du système de test SerDes personnalisé SV5C, et illustrons comment celle-ci est utilisée pour émuler un contrôleur de mémoire complet, tout en offrant une visibilité et un contrôle sur le fonctionnement interne des machines à états DDR5. Grâce aux suites de test DIMM SV5C, des contrôleurs de mémoire virtuels peuvent être mis en œuvre et personnalisés via la programmation Python. Nous décrivons ensuite des exemples illustrant comment les étapes d’initialisation du dispositif et les algorithmes d’apprentissage sont séquencés avant que des opérations fonctionnelles de lecture/écriture puissent être effectuées.
Les défis liés aux tests fonctionnels
Vous trouverez ci-dessous un résumé des nouveaux défis posés par la norme DDR5.
Augmentation des vitesses
Contrairement aux implémentations DDR traditionnelles, il n’est plus possible de se contenter de définir un temps de configuration et un temps de maintien dans le contrôleur de mémoire et de s’attendre à ce que les opérations de lecture/écriture en mémoire se déroulent sans erreur. Au lieu de cela, la norme DDR5 définit désormais des paramètres de performance statistiques, tels que le taux d’erreur sur les bits et les statistiques du diagramme en œil. De plus, les liaisons DDR5 sont censées fonctionner sur des canaux de cartes de circuits imprimés (PCB) qui génèrent des diagrammes en œil fermés, ce qui rend obligatoires des algorithmes d’apprentissage avancés.
Complexité des protocoles supplémentaires
Les algorithmes de formation mentionnés ci-dessus sont tous mis en œuvre par de nouvelles exigences de protocole visant à garantir une communication correcte entre les contrôleurs de mémoire et les modules de mémoire qui leur sont connectés. En termes simples, il n’est plus possible de mettre sous tension un module de mémoire et de s’attendre à pouvoir effectuer des opérations de lecture/écriture avec celui-ci. Les concepteurs doivent désormais tenir compte de la conformité au protocole dans les modules qu’ils commercialisent.
Compte tenu de toute cette complexité protocolaire, il est essentiel que les fabricants de barrettes DIMM et les contrôleurs de mémoire aient accès à un instrument de test tiers capable d’effectuer des tests fonctionnels et offrant une granularité suffisante pour modifier et personnaliser les algorithmes d’apprentissage utilisés dans la machine à états DDR5.
Des densités de mémoire plus élevées
Bien entendu, les modules de mémoire DDR5 prenant désormais en charge des capacités de mémoire plus élevées, leur test doit être plus exhaustif que pour les générations précédentes. En d’autres termes, un plus grand nombre d’opérations de lecture/écriture est nécessaire pour effectuer un balayage complet de la mémoire testée. Tout système de test fonctionnel doit être capable d’effectuer de tels balayages de mémoire, soit par des algorithmes, soit à l’aide de banques de données de motifs de test.
Schéma de raccordement du matériel
La figure 1 présente une représentation schématique des connexions matérielles entre un module de mémoire soumis à des tests et le système SV5C ATE-on-Bench. Comme on peut le constater, plusieurs modules SV5C peuvent être combinés pour créer une application à bus large. De plus, le système de test comprend un kit de communication bidirectionnel (BDK), qui est utilisé pour les signaux de données et de synchronisation sur le module DIMM.
Figure 1 : Schéma de raccordement pour les tests fonctionnels d’une barrette RDIMM DDR5.
La figure 2 présente une photographie du montage. Comme vous pouvez le constater, le système SV5C offre une solution très compacte pouvant être placée juste à côté d’un module DIMM en cours de test. Sur cette figure, le module DIMM en cours de test est placé sur une carte CTC2 conforme à la norme JEDEC, ce qui permet d’accéder facilement à tous les signaux du module DIMM.
Figure 2 : Photographie illustrant une configuration RDIMM réelle, dans laquelle le module RDIMM testé est placé sur une carte de test CTC2.
Les concepts de la suite de tests d’Introspect
L’interface logicielle Test Suite du système SV5C propose des fonctions Python représentant différents états du diagramme d’états DDR5, ainsi que des états liés à l’initialisation et à la programmation du système de test. Les sections suivantes décrivent comment un contrôleur de mémoire est mis en œuvre à l’aide de cette interface, et présentent également des exemples de transitions permettant de passer de la phase d’apprentissage aux transactions fonctionnelles de lecture/écriture.
Diagrammes d’états DDR5 et contrôleur de mémoire virtuelle
La figure 3 présente le diagramme d’états de base de la suite de tests SV5C DIMM. Comme vous pouvez le constater, il reflète très fidèlement le diagramme d’états d’un contrôleur de mémoire classique. C’est pourquoi on le qualifie de « contrôleur de mémoire virtuel » dans le cadre du présent article.
Outre les états DDR5 proprement dits, cette figure présente les états liés au système de test SV5C. Par exemple, l’état situé en haut à gauche sert notamment à initialiser le SV5C et à programmer son débit de données. De même, dans l’état en haut à droite, le SV5C peut être programmé pour modifier le débit de données de fonctionnement sans perturber le diagramme d’états de la DDR5. Toutes les actions des suites de tests peuvent passer à l’état « Idle », ce qui permet de maintenir la liaison DDR5 active en permanence grâce à des commandes « Deselect » (DES) sur le bus, tout comme dans un véritable contrôleur de mémoire.
Figure 3 : Représentation sous forme de diagramme d’états de la suite de tests d’Introspect pour les tests fonctionnels des barrettes DIMM DDR5.
Passage entre les états d’entraînement et les états fonctionnels
La figure 4 montre comment un module DIMM soumis à un test peut être configuré pour exécuter des boucles de test de lecture/écriture en mémoire. Plus précisément, une seule fonction Python peut être ajoutée à la suite de tests, et cette fonction Python contiendrait l’intégralité du code de test de la mémoire. Il est important de noter que cette fonction s’intègre au diagramme d’états d’origine de la figure 3 sans nécessiter de connaissance approfondie de la conception globale du contrôleur de mémoire.
La possibilité d’ajouter des tests aux cas de test de base prédéfinis constitue l’une des fonctionnalités les plus importantes du système de test SV5C destiné aux tests de modules DIMM. Cela signifie que l’utilisateur peut se concentrer sur la tâche à accomplir – l’écriture et la lecture dans la mémoire – sans avoir à se soucier des détails du diagramme d’états DDR5, qui inclut l’apprentissage, le nivellement d’écriture et l’énumération.
Figure 4 : Une fois dans un état stable, le module DIMM testé peut passer à une boucle de test de lecture/écriture de la mémoire.
Exemple de déroulement, de l’initialisation à l’accès à la mémoire
Enfin, la figure 5 présente le déroulement complet, depuis l’initialisation du dispositif jusqu’à l’exécution des transactions de lecture et d’écriture en mémoire. Comme vous pouvez le constater, de nombreuses étapes complexes sont nécessaires. Pour l’utilisateur novice ou celui qui s’intéresse davantage à la matrice mémoire elle-même, ces étapes peuvent être effectuées automatiquement par le système de test SV5C. De plus, le SV5C peut stocker des données d’apprentissage acquises précédemment, ce qui simplifie encore davantage l’exécution.
Figure 5 : Séquence complète des transitions d’état effectuées avant de passer en mode de test fonctionnel.
Conclusion
Cet article a présenté certains des défis liés aux tests des modules de mémoire conformes à la norme DDR5. Nous nous sommes concentrés sur l’aspect des tests fonctionnels et avons décrit comment certaines des complications apparentes associées à cette nouvelle norme haute performance peuvent être résolues lors des tests fonctionnels des barrettes DIMM DDR5. Nous avons montré que, bien que les séquences d’apprentissage du diagramme d’états du contrôleur de mémoire puissent s’avérer assez complexes, la solution SV5C ATE-on-Bench permet de séquencer automatiquement un module DIMM testé, depuis son initialisation jusqu’à un état dans lequel des transactions de lecture et d’écriture en mémoire peuvent être effectuées.
Pour en savoir plus
Vous trouverez ci-dessous une liste du matériel recommandé pour les tests fonctionnels de la DDR5 :
- Testeur SerDes personnalisé SV5C
- Kit bidirectionnel SV5C
- Logiciel Introspect ESP
- Logiciel « Introspect Test Suite »
