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Avec l’augmentation rapide du nombre de cœurs au sein des processeurs graphiques (GPU) et des processeurs centraux (CPU), il devient de plus en plus urgent de prendre en charge une mémoire toujours plus importante pour alimenter ces cœurs en données. Cependant, dans l’état actuel de la technique, la densité de mémoire n’augmente pas au même rythme que le nombre de cœurs, ce qui représente un défi majeur en matière de conception pour les fabricants de serveurs. Le simple fait d’ajouter des canaux de mémoire à chaque socket de processeur entraînerait un nombre trop important de bus mémoire et rendrait l’architecture des cartes de circuits imprimés des serveurs extrêmement complexe. C’est pourquoi le secteur travaille actuellement sur des architectures de modules DDR5 de nouvelle génération, parmi lesquelles figure le module MR-DIMM.
L’acronyme MR-DIMM signifie « Multiplexed-Ranked Buffered Dual In-Line Memory Module » (module de mémoire double rangée en ligne multiplexé, classé et tamponné) ; il est souvent affectueusement surnommé « M. DIMM » par les innombrables ingénieurs qui travaillent sur cette nouvelle technologie passionnante. Comme son nom l’indique, la solution MR-DIMM offre davantage de mémoire et de bande passante sans augmenter le nombre d’emplacements pour modules de mémoire sur la carte mère du serveur. Poursuivez votre lecture pour découvrir certains aspects clés de cette conception, ainsi que ses implications en matière de test et de mesure.
En résumé, l’architecture MR-DIMM permet au processeur d’accéder simultanément à deux rangs de mémoire sur un seul module DIMM. L’avantage de cette approche réside dans le fait que les modules DRAM eux-mêmes ne sont pas censés fonctionner à une fréquence d’horloge plus élevée. Cependant, en accédant simultanément à deux modules DRAM, le processeur peut effectivement doubler la bande passante mémoire fournie par le module DIMM — c’est génial !
La clé de cette solution en apparence simple réside dans deux éléments. Premièrement, les contrôleurs de mémoire et les circuits d’horloge enregistrés doivent être capables de prendre en charge une fréquence d’horloge plus élevée. Ensuite, le module DIMM doit comporter un composant supplémentaire permettant le multiplexage des données entre les différents dispositifs DRAM ; c’est là qu’intervient le tampon de données multiplexé par rang (MDB).
Dans les générations précédentes d’architectures de mémoire DDR, certains modules DIMM comportaient des tampons de données situés entre le connecteur de bord du module et les composants DRAM qu’il renfermait. Cependant, les implémentations les plus récentes des modules DDR5 R-DIMM ne nécessitaient pas de tels tampons de données. Aujourd’hui, la technologie MR-DIMM change la donne : non seulement les tampons de données ont fait leur retour, mais ils sont également devenus un élément central du principe de fonctionnement du module DIMM lui-même. Appelé MDB, ce nouveau type de tampon de données est très sophistiqué. Il permet le conditionnement du signal à des fréquences d’horloge sans précédent et dispose également d’un haut degré de programmabilité qui lui permet de multiplexer les données de manière intelligente entre les dispositifs de mémoire.
Pour tester véritablement les modules MR-DIMM et les composants qui les constituent, il est nécessaire de disposer d’une toute nouvelle catégorie d’instruments de test et de mesure. Introspect Technology a consacré plus d’une décennie à perfectionner sa technologie afin de pouvoir créer une telle catégorie d’instruments. Les sections suivantes décrivent les trois caractéristiques principales de cette catégorie.
La technologie MR-DIMM est véritablement ambitieuse dans la mesure où elle permet de créer des bus numériques très larges fonctionnant à des vitesses supérieures à 17 Gbps. Tester des récepteurs numériques avec un tel nombre de canaux et à de tels débits de données représente un véritable défi. Il faut pour cela un générateur de signaux capable de prendre en charge des dizaines de canaux, fonctionnant chacun à une vitesse très élevée et présentant des exigences d’adaptation de phase qui dépassent souvent celles des câbles de test (fils) utilisés pour les relier. La figure 1 illustre ce concept.
Figure 1 : la nécessité de disposer d’un grand nombre de générateurs de motifs à phase alignée.
De même, pour valider les données provenant des émetteurs des appareils et caractériser leurs performances analogiques, un grand nombre de canaux est nécessaire. Il s’agit là d’un obstacle majeur pour le secteur, qu’Introspect Technology a su surmonter grâce à ses équipements de test et de mesure. La figure 2 illustre ce concept.
Figure 2 : la nécessité de disposer d’un grand nombre de détecteurs d’erreur d’horloge transmise à phase alignée.
Nous avons évoqué à plusieurs reprises ci-dessus le niveau de sophistication qui caractérise la conception des modules MR-DIMM et des serveurs qui les intègrent. Cette sophistication est régie par des protocoles très détaillés, et ces protocoles doivent être mis en œuvre lors des tests.
Le SV7C-17 est un instrument de test et de mesure ATE-on-Bench novateur, spécialement conçu pour la DDR5 et d’autres technologies d’interface mémoire telles que la GDDR7. Il s’agit du seul instrument au monde capable de faire fonctionner un bus DDR5 complet à des débits de données supérieurs à 17 Gbps, tout en effectuant des mesures paramétriques et de rodage sur ce bus. Il est en outre piloté par Pinetree, l’environnement de développement intégré basé sur Python d’Introspect. Grâce au SV7C-17, les ingénieurs peuvent tester et valider les interfaces des contrôleurs de mémoire, les interfaces de composants telles que celles que l’on trouve sur les dispositifs MRCD et MDB, ainsi que des modules MR-DIMM complets.
Envoyez-nous un e-mail à l’adresse info@introspect.ca et renseignez-vous dès maintenant sur le SV7C-17 !
