{"id":13003,"date":"2025-01-11T01:01:57","date_gmt":"2025-01-11T01:01:57","guid":{"rendered":"https:\/\/introspect.ca\/blog\/what-is-system-level-test-or-slt\/"},"modified":"2026-06-27T14:52:16","modified_gmt":"2026-06-27T14:52:16","slug":"what-is-system-level-test-or-slt","status":"publish","type":"blogposts","link":"https:\/\/introspect.ca\/fr\/blog\/what-is-system-level-test-or-slt\/","title":{"rendered":"Qu’est-ce que le SLT ?"},"content":{"rendered":"

Si vous travaillez dans une entreprise sp\u00e9cialis\u00e9e dans les processeurs ou si vous y avez travaill\u00e9 par le pass\u00e9, le terme \u00ab SLT \u00bb vous est sans doute tr\u00e8s familier. Si ce n\u2019est pas le cas, qu\u2019est-ce que le test au niveau du syst\u00e8me (SLT) et pourquoi est-il si important ? Rejoignez-nous pour ce bref parcours \u00e0 travers le processus de fabrication des semi-conducteurs afin de comprendre pourquoi le test au niveau du syst\u00e8me, ou SLT, est si essentiel \u00e0 la fabrication et \u00e0 la livraison (!) des composants semi-conducteurs. <\/p>\n

L’incroyable transistor qui r\u00e9tr\u00e9cit<\/h2>\n

Pour r\u00e9pondre \u00e0 la question de savoir ce qu\u2019est un test au niveau syst\u00e8me et pourquoi il est n\u00e9cessaire, nous devons d\u2019abord parler du transistor \u2013 oh, cet incroyable transistor qui ne cesse de r\u00e9tr\u00e9cir. Le transistor est l\u2019\u00e9l\u00e9ment constitutif fondamental de tout processeur, modem, amplificateur ou puce d\u2019\u00e9metteur-r\u00e9cepteur sans fil, et il est d\u2019une taille incroyablement petite. La figure 1 montre \u00e0 quel point le transistor peut \u00eatre minuscule ! Comme le montre la figure, un seul transistor fabriqu\u00e9 selon les proc\u00e9d\u00e9s actuels est pr\u00e8s de 10 000 fois plus petit que la largeur d\u2019un cheveu humain. C\u2019est extr\u00eamement petit ; on se demande m\u00eame comment il est possible de produire des transistors \u00e0 cette \u00e9chelle nanom\u00e9trique. Cela nous am\u00e8ne au sujet suivant, \u00e0 savoir le traitement des plaquettes. <\/p>\n

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Figure 1 :<\/strong> Comparaison de la taille de certaines des plus petites particules de l’univers.<\/p>\n

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Le traitement des plaquettes permet de fabriquer des milliards de transistors<\/h2>\n

Bien s\u00fbr, les transistors sont combin\u00e9s pour r\u00e9aliser des fonctions logiques utiles. Par exemple, une porte NAND est constitu\u00e9e d\u2019un r\u00e9seau de transistors, comme le montre la figure 2. Et, \u00e0 mesure que les besoins en puissance de calcul augmentent (notamment pour l\u2019IA), le nombre de transistors par puce cro\u00eet de mani\u00e8re exponentielle. Aujourd\u2019hui, il est possible d\u2019avoir plus de 10 milliards de transistors par puce. Autrement dit, chaque puce contient plus de transistors qu\u2019il n\u2019y a d\u2019\u00eatres humains sur Terre. Et si vous \u00eates une entreprise fabriquant un produit grand public tel qu\u2019un smartphone, vous produirez alors des millions de ces puces, chacune contenant des milliards de transistors. <\/p>\n

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Figure 2 :<\/strong> Quatre transistors forment une porte NAND \u00e0 deux entr\u00e9es.<\/p>\n

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Le meilleur moyen de produire un tel volume r\u00e9side dans le traitement par lots, ce qui correspond en r\u00e9alit\u00e9 au traitement des plaquettes. Il s’agit d’un processus extr\u00eamement parall\u00e8le, et c’est pourquoi l’industrie des semi-conducteurs consid\u00e8re le traitement des plaquettes comme le moyen le plus \u00e9conomique de fabriquer des puces. <\/p>\n

Pour avoir un bon aper\u00e7u du traitement des plaquettes, consultez cet excellent article intitul\u00e9 \u00ab Processus de fabrication des dispositifs \u00e0 semi-conducteurs, d\u00e9fis et opportunit\u00e9s<\/a> \u00bb. Nous n\u2019allons pas entrer dans les d\u00e9tails ici, mais en r\u00e9sum\u00e9, le processus de traitement des plaquettes commence par un lingot de semi-conducteur qui est d\u00e9coup\u00e9 en plaquettes. Ensuite, des transistors sont \u00ab imprim\u00e9s \u00bb, grav\u00e9s et dop\u00e9s sur chaque plaquette \u00e0 l\u2019aide d\u2019une technique tr\u00e8s similaire \u00e0 celle utilis\u00e9e pour le traitement des anciens films photographiques. En projetant de la lumi\u00e8re sur un masque, certaines parties du film sont expos\u00e9es \u00e0 la lumi\u00e8re et d\u2019autres non. Les parties expos\u00e9es r\u00e9agissent \u00e0 la lumi\u00e8re pour cr\u00e9er la couleur sur le papier photographique. C\u2019est ainsi que les photographies \u00e9taient tir\u00e9es autrefois. Et c\u2019est presque ainsi que les transistors sont \u00ab imprim\u00e9s \u00bb sur une plaquette \u2013 simplement \u00e0 une \u00e9chelle bien plus fine que celle d\u2019une pellicule photographique et \u00e0 l\u2019aide de mat\u00e9riaux souvent bien plus sophistiqu\u00e9s. V\u00e9ritablement parall\u00e8le, ce proc\u00e9d\u00e9 est bien loin de l\u2019imprimante 3D que vous avez dans votre garage ou votre bureau \u00e0 domicile. <\/p>\n

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Figure 3 :<\/strong> Photographie d’une plaquette de semi-conducteur.<\/p>\n

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Les d\u00e9fauts, \u00e7a arrive<\/h2>\n

Tout comme votre imprimante \u00e0 jet d’encre peut produire des taches, des tra\u00een\u00e9es ou des lignes p\u00e2les sur le papier, le processus de gravure et de dopage d’une plaquette n’est jamais parfait. Et comme les transistors sont extr\u00eamement petits, m\u00eame la plus infime tache pourrait endommager compl\u00e8tement toute une zone d’une puce semi-conductrice, voire la puce enti\u00e8re. <\/p>\n

La figure 4 illustre la mani\u00e8re dont un d\u00e9faut peut appara\u00eetre sur un circuit r\u00e9el. Le panneau de gauche pr\u00e9sente la disposition du circuit int\u00e9gr\u00e9 (vue de dessus). Les transistors sont reli\u00e9s entre eux par des couches m\u00e9talliques de niveau sup\u00e9rieur, et le code couleur repr\u00e9sente simplement les couches de c\u00e2blage m\u00e9tallique situ\u00e9es au-dessus des transistors. Les panneaux du milieu et de droite pr\u00e9sentent une photographie d\u2019une puce r\u00e9elle grav\u00e9e conform\u00e9ment au sch\u00e9ma de conception du panneau de gauche, et un d\u00e9faut est mis en \u00e9vidence par un cercle jaune. Vous pouvez constater que le \u00ab fil \u00bb vertical mis en \u00e9vidence pr\u00e9sente un renflement \u00e0 proximit\u00e9, qui n\u2019apparaissait pas sur le sch\u00e9ma de conception. Un tel d\u00e9faut peut parfois \u00eatre catastrophique (provoquant un court-circuit), ou bien \u00eatre de nature param\u00e9trique (n\u2019alt\u00e9rant que les caract\u00e9ristiques de performance du transistor) sans provoquer de v\u00e9ritable court-circuit. La question des d\u00e9fauts param\u00e9triques rev\u00eat une importance capitale pour les tests au niveau du syst\u00e8me ; elle sera abord\u00e9e plus en d\u00e9tail ci-apr\u00e8s. <\/p>\n

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Figure 4 :<\/strong> Exemple de d\u00e9faut survenant au cours de la fabrication. Source : P. Maxwell et al., \u00ab Cell-Aware Diagnosis: Defective Inmates Exposed in their Cells \u00bb, European Test Symposium (ETS) 2016. <\/p>\n

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C\u2019est bien s\u00fbr pour d\u00e9tecter ces d\u00e9fauts que l\u2019on teste les puces. Cependant, la question qui se pose est la suivante : comment une entreprise de semi-conducteurs teste-t-elle une puce comportant des millions, voire des milliards de transistors ? Il existe toute une science consacr\u00e9e \u00e0 ce sujet, qui s\u2019articule autour de la notion de \u00ab couverture de test \u00bb. Quel volume de tests faut-il effectuer pour d\u00e9tecter tous les d\u00e9fauts ou m\u00e9canismes de d\u00e9fauts probables ? La section suivante d\u00e9crit les diff\u00e9rentes philosophies de test qui ont \u00e9t\u00e9 adopt\u00e9es dans le secteur. <\/p>\n

Testez, puis testez encore, et testez encore une fois<\/h2>\n

Afin d’optimiser le rendement final, le secteur proc\u00e8de g\u00e9n\u00e9ralement \u00e0 au moins trois niveaux de contr\u00f4les de fabrication, qui sont d\u00e9crits ci-apr\u00e8s.<\/p>\n

Test au niveau de la plaquette<\/h3>\n

Il s’agit du premier test effectu\u00e9 apr\u00e8s le traitement d’une plaquette et avant sa d\u00e9coupe en puces individuelles. L’objectif de ce test est de d\u00e9tecter le plus grand nombre possible de d\u00e9fauts en un temps aussi court que possible. C’est pourquoi les tests au niveau de la plaquette sont g\u00e9n\u00e9ralement de nature structurelle. Ils recherchent des d\u00e9fauts de fabrication et ne tiennent pas compte de la fonctionnalit\u00e9 de la puce. Ainsi, m\u00eame si la puce est bel et bien mise sous tension et cadenc\u00e9e pendant cette phase de test (alors qu\u2019elle se trouve encore sur la plaquette !), les types de vecteurs appliqu\u00e9s \u00e0 la puce ne ressemblent souvent en rien aux vecteurs fonctionnels utilis\u00e9s lorsque la puce est d\u00e9ploy\u00e9e dans son environnement d\u2019exploitation. <\/p>\n

Remarque : compte tenu de la tendance croissante \u00e0 commercialiser les \u00ab chiplets \u00bb sous forme de puces nues, la question des tests au niveau de la plaquette suscite un vif int\u00e9r\u00eat au sein du secteur, et nous r\u00e9digerons peut-\u00eatre un article \u00e0 ce sujet \u00e0 l’avenir.<\/p>\n

\u00c9preuve finale<\/h3>\n

Une fois la puce d\u00e9coup\u00e9e et encapsul\u00e9e, elle passe par une nouvelle phase de test. Cette phase permet de v\u00e9rifier que l\u2019encapsulation n\u2019a pas introduit de d\u00e9fauts. Mais cette \u00e9tape vise \u00e9galement \u00e0 ajouter des tests suppl\u00e9mentaires qui n\u2019avaient pas \u00e9t\u00e9 effectu\u00e9s au niveau de la plaquette, afin d\u2019\u00e9largir la couverture. Ainsi, bien que nous recherchions toujours des d\u00e9fauts structurels lors du test final, nous essayons \u00e9galement de d\u00e9tecter des d\u00e9fauts plus subtils, comme celui illustr\u00e9 \u00e0 la figure 4. Sur cette figure, le d\u00e9faut a \u00e9t\u00e9 qualifi\u00e9 de \u00ab pont \u00bb, ce qui signifie qu\u2019il ne s\u2019agit pas d\u2019un court-circuit complet. Il ajoute plut\u00f4t une r\u00e9sistance et une capacit\u00e9 parasites, ce qui peut potentiellement d\u00e9grader consid\u00e9rablement les performances de la puce. En d\u2019autres termes, la puce peut fonctionner correctement \u00e0 basse fr\u00e9quence, mais elle risque de pr\u00e9senter des d\u00e9faillances lorsque la fr\u00e9quence d\u2019horloge augmente. C\u2019est pourquoi des tests suppl\u00e9mentaires \u00ab \u00e0 vitesse r\u00e9elle \u00bb sont effectu\u00e9s lors de la phase de test finale. Cela permet d\u2019\u00e9liminer certains d\u00e9fauts param\u00e9triques. <\/p>\n

Test au niveau du syst\u00e8me\u2026 L’objectif : z\u00e9ro d\u00e9faut par million<\/h3>\n

On pourrait penser qu\u2019apr\u00e8s le test final, le dispositif semi-conducteur serait pr\u00eat \u00e0 \u00eatre exp\u00e9di\u00e9 au client auquel il est destin\u00e9. Mais en r\u00e9alit\u00e9, il subsiste des d\u00e9fauts qui n\u2019ont \u00e9t\u00e9 d\u00e9tect\u00e9s ni par les tests au niveau de la plaquette ni par le test final. Cela s\u2019explique par deux facteurs principaux : <\/p>\n