{"id":12978,"date":"2026-05-04T22:05:03","date_gmt":"2026-05-04T22:05:03","guid":{"rendered":"https:\/\/introspect.ca\/blog\/why-you-need-a-massively-parallel-bert-for-lpddr6-validation\/"},"modified":"2026-06-27T14:31:25","modified_gmt":"2026-06-27T14:31:25","slug":"why-you-need-a-massively-parallel-bert-for-lpddr6-validation","status":"publish","type":"blogposts","link":"https:\/\/introspect.ca\/fr\/blog\/why-you-need-a-massively-parallel-bert-for-lpddr6-validation\/","title":{"rendered":"Pourquoi vous avez besoin d’un mod\u00e8le BERT massivement parall\u00e8le pour la validation de la LPDDR6"},"content":{"rendered":"

De nouveaux modules de m\u00e9moire LPDDR6 sont actuellement int\u00e9gr\u00e9s dans des impl\u00e9mentations syst\u00e8me destin\u00e9es aussi bien aux applications mobiles qu’aux applications serveur. S’appuyant sur les enseignements tir\u00e9s des interfaces LPDDR et DDR de la g\u00e9n\u00e9ration pr\u00e9c\u00e9dente, le secteur redouble<\/strong> d\u00e9sormais d’efforts<\/strong> en mati\u00e8re de m\u00e9thodologie de test et de validation pour la LPDDR6, ce qui pourrait avoir un impact sans pr\u00e9c\u00e9dent<\/strong> sur votre environnement de laboratoire et de banc d’essai ! Introspect est l\u00e0 pour vous aider \u00e0 r\u00e9soudre ce probl\u00e8me urgent et \u00e9mergent ; poursuivez donc votre lecture pour en savoir plus sur les d\u00e9fis li\u00e9s aux tests du taux d’erreurs binaires (BERT) de la LPDDR6, ainsi que sur la mani\u00e8re dont la solution ATE-on-Bench \/ BERT massivement parall\u00e8le de la s\u00e9rie M<\/a> peut vous aider. <\/p>\n

Sch\u00e9ma fonctionnel g\u00e9n\u00e9ral d’une interface LPDDR6<\/h2>\n

La figure 1 pr\u00e9sente un sch\u00e9ma fonctionnel de haut niveau de la LPDDR6. Un canal de m\u00e9moire unique se compose de deux groupes de broches distincts. Tout d\u2019abord \u2013 comme l\u2019indique la partie bleue de la figure \u2013 se trouve le bus de commande (\u00e9galement appel\u00e9 bus CA). Celui-ci est g\u00e9n\u00e9ralement unidirectionnel et permet au contr\u00f4leur de m\u00e9moire d\u2019envoyer des commandes \u00e0 un dispositif de m\u00e9moire. Ensuite \u2013 repr\u00e9sent\u00e9 dans la partie orange de la figure \u2013 se trouve le bus de donn\u00e9es (\u00e9galement appel\u00e9 bus DQ) ; il s\u2019agit du canal par lequel les donn\u00e9es d\u2019\u00e9criture et de lecture sont transf\u00e9r\u00e9es entre un dispositif de m\u00e9moire et un contr\u00f4leur de m\u00e9moire. Ce bus est g\u00e9n\u00e9ralement bidirectionnel. <\/p>\n

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Figure 1 :<\/strong> Illustration simplifi\u00e9e de l’interface m\u00e9moire LPDDR6.<\/p>\n

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Les d\u00e9fis li\u00e9s aux tests de la LPDDR6<\/h2>\n

Les d\u00e9fis li\u00e9s aux essais \u00e9lectriques<\/h3>\n

Si la technologie LPDDR6 am\u00e9liore consid\u00e9rablement les bandes passantes m\u00e9moire et d’autres indicateurs de performance, elle impose toutefois des contraintes consid\u00e9rables pour garantir des rendements de production \u00e9lev\u00e9s. Vous trouverez ci-dessous un r\u00e9sum\u00e9 des d\u00e9fis que pose la technologie LPDDR6 pour les tests \u00e9lectriques r\u00e9alis\u00e9s \u00e0 l’aide d’un BERT : <\/p>\n