{"id":12972,"date":"2021-11-26T19:55:03","date_gmt":"2021-11-26T19:55:03","guid":{"rendered":"https:\/\/introspect.ca\/blog\/functionally-testing-a-ddr5-dimm-is-not-difficult-but-it-is-complicated\/"},"modified":"2026-06-27T12:46:04","modified_gmt":"2026-06-27T12:46:04","slug":"functionally-testing-a-ddr5-dimm-is-not-difficult-but-it-is-complicated","status":"publish","type":"blogposts","link":"https:\/\/introspect.ca\/fr\/blog\/functionally-testing-a-ddr5-dimm-is-not-difficult-but-it-is-complicated\/","title":{"rendered":"Tester le bon fonctionnement d’un module DIMM DDR5 n’est pas difficile, mais c’est compliqu\u00e9 !"},"content":{"rendered":"

<\/a>Introduction<\/h2>\n

La technologie DDR (Double Data Rate) est une technologie de puces m\u00e9moire largement utilis\u00e9e dans les serveurs et les centres de donn\u00e9es, ainsi que dans les ordinateurs personnels et les consoles de jeux. Offrant une densit\u00e9 et une capacit\u00e9 de m\u00e9moire \u00e9lev\u00e9es, ainsi que des vitesses de transfert en constante augmentation, cette technologie est devenue essentielle au d\u00e9ploiement d\u2019ordinateurs haute performance, de processeurs d\u2019IA et d\u2019ordinateurs en p\u00e9riph\u00e9rie dans les centres de donn\u00e9es. Aujourd\u2019hui, alors qu\u2019elle entre dans sa cinqui\u00e8me (5e<\/sup>) g\u00e9n\u00e9ration sous la forme de la norme JEDEC DDR5<\/a>, cette technologie pose des d\u00e9fis de d\u00e9veloppement uniques aux fabricants de modules de m\u00e9moire, ainsi qu\u2019aux fabricants de serveurs et aux int\u00e9grateurs de syst\u00e8mes. Cela s\u2019explique principalement par le fait que la DDR5 a introduit plusieurs nouvelles fonctionnalit\u00e9s permettant un fonctionnement \u00e0 tr\u00e8s haute vitesse, notamment l\u2019\u00e9galisation de liaison et des algorithmes d\u2019apprentissage hautement sophistiqu\u00e9s. <\/p>\n

Cet article pr\u00e9sente certains des d\u00e9fis li\u00e9s aux tests des modules de m\u00e9moire conformes \u00e0 la norme DDR5. Plus pr\u00e9cis\u00e9ment, nous nous concentrons sur l\u2019aspect des tests fonctionnels<\/strong>: c\u2019est-\u00e0-dire comment s\u2019assurer que les m\u00e9moires fonctionnent correctement lors des op\u00e9rations d\u2019\u00e9criture et de lecture via l\u2019interface DDR5. Comme nous le verrons, la mise en \u0153uvre d\u2019un test fonctionnel implique de surmonter plusieurs obstacles li\u00e9s \u00e0 l\u2019augmentation des d\u00e9bits de donn\u00e9es, \u00e0 la complexit\u00e9 accrue des protocoles et \u00e0 des densit\u00e9s plus \u00e9lev\u00e9es. Nous d\u00e9crivons ensuite la solution ATE-on-Bench<\/strong> d\u2019Introspect Technology, compos\u00e9e du syst\u00e8me de test SerDes personnalis\u00e9 SV5C<\/a>, et illustrons comment celle-ci est utilis\u00e9e pour \u00e9muler un contr\u00f4leur de m\u00e9moire complet, tout en offrant une visibilit\u00e9 et un contr\u00f4le sur le fonctionnement interne des machines \u00e0 \u00e9tats DDR5. Gr\u00e2ce aux suites de test DIMM SV5C, des contr\u00f4leurs de m\u00e9moire virtuels<\/strong> peuvent \u00eatre mis en \u0153uvre et personnalis\u00e9s via la programmation Python. Nous d\u00e9crivons ensuite des exemples illustrant comment les \u00e9tapes d\u2019initialisation du dispositif et les algorithmes d\u2019apprentissage sont s\u00e9quenc\u00e9s avant que des op\u00e9rations fonctionnelles de lecture\/\u00e9criture puissent \u00eatre effectu\u00e9es. <\/p>\n

<\/a>Les d\u00e9fis li\u00e9s aux tests fonctionnels<\/h2>\n

Vous trouverez ci-dessous un r\u00e9sum\u00e9 des nouveaux d\u00e9fis pos\u00e9s par la norme DDR5.<\/p>\n

<\/a>Augmentation des vitesses<\/h3>\n

Contrairement aux impl\u00e9mentations DDR traditionnelles, il n’est plus possible de se contenter de d\u00e9finir un temps de configuration et un temps de maintien dans le contr\u00f4leur de m\u00e9moire et de s’attendre \u00e0 ce que les op\u00e9rations de lecture\/\u00e9criture en m\u00e9moire se d\u00e9roulent sans erreur. Au lieu de cela, la norme DDR5 d\u00e9finit d\u00e9sormais des param\u00e8tres de performance statistiques, tels que le taux d\u2019erreur sur les bits et les statistiques du diagramme en \u0153il. De plus, les liaisons DDR5 sont cens\u00e9es fonctionner sur des canaux de cartes de circuits imprim\u00e9s (PCB) qui g\u00e9n\u00e8rent des diagrammes en \u0153il ferm\u00e9s, ce qui rend obligatoires des algorithmes d\u2019apprentissage avanc\u00e9s. <\/p>\n

<\/a>Complexit\u00e9 des protocoles suppl\u00e9mentaires<\/h3>\n

Les algorithmes de formation mentionn\u00e9s ci-dessus sont tous mis en \u0153uvre par de nouvelles exigences de protocole visant \u00e0 garantir une communication correcte entre les contr\u00f4leurs de m\u00e9moire et les modules de m\u00e9moire qui leur sont connect\u00e9s. En termes simples, il n\u2019est plus possible de mettre sous tension un module de m\u00e9moire et de s\u2019attendre \u00e0 pouvoir effectuer des op\u00e9rations de lecture\/\u00e9criture avec celui-ci. Les concepteurs doivent d\u00e9sormais tenir compte de la conformit\u00e9 au protocole dans les modules qu\u2019ils commercialisent. <\/p>\n

Compte tenu de toute cette complexit\u00e9 protocolaire, il est essentiel que les fabricants de barrettes DIMM et les contr\u00f4leurs de m\u00e9moire aient acc\u00e8s \u00e0 un instrument de test tiers capable d’effectuer des tests fonctionnels et offrant une granularit\u00e9 suffisante pour modifier et personnaliser les algorithmes d’apprentissage utilis\u00e9s dans la machine \u00e0 \u00e9tats DDR5.<\/p>\n

<\/a>Des densit\u00e9s de m\u00e9moire plus \u00e9lev\u00e9es<\/h3>\n

Bien entendu, les modules de m\u00e9moire DDR5 prenant d\u00e9sormais en charge des capacit\u00e9s de m\u00e9moire plus \u00e9lev\u00e9es, leur test doit \u00eatre plus exhaustif que pour les g\u00e9n\u00e9rations pr\u00e9c\u00e9dentes. En d\u2019autres termes, un plus grand nombre d\u2019op\u00e9rations de lecture\/\u00e9criture est n\u00e9cessaire pour effectuer un balayage complet de la m\u00e9moire test\u00e9e. Tout syst\u00e8me de test fonctionnel doit \u00eatre capable d\u2019effectuer de tels balayages de m\u00e9moire, soit par des algorithmes, soit \u00e0 l\u2019aide de banques de donn\u00e9es de motifs de test. <\/p>\n

<\/a>Sch\u00e9ma de raccordement du mat\u00e9riel<\/h3>\n

La figure 1 pr\u00e9sente une repr\u00e9sentation sch\u00e9matique des connexions mat\u00e9rielles entre un module de m\u00e9moire soumis \u00e0 des tests et le syst\u00e8me SV5C ATE-on-Bench<\/strong>. Comme on peut le constater, plusieurs modules SV5C peuvent \u00eatre combin\u00e9s pour cr\u00e9er une application \u00e0 bus large. De plus, le syst\u00e8me de test comprend un kit de communication bidirectionnel (BDK), qui est utilis\u00e9 pour les signaux de donn\u00e9es et de synchronisation sur le module DIMM. <\/p>\n

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\nFigure 1 : Sch\u00e9ma de raccordement pour les tests fonctionnels d’une barrette RDIMM DDR5.<\/p>\n

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La figure 2 pr\u00e9sente une photographie du montage. Comme vous pouvez le constater, le syst\u00e8me SV5C offre une solution tr\u00e8s compacte pouvant \u00eatre plac\u00e9e juste \u00e0 c\u00f4t\u00e9 d\u2019un module DIMM en cours de test. Sur cette figure, le module DIMM en cours de test est plac\u00e9 sur une carte CTC2 conforme \u00e0 la norme JEDEC, ce qui permet d\u2019acc\u00e9der facilement \u00e0 tous les signaux du module DIMM. <\/p>\n

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Figure 2 : Photographie illustrant une configuration RDIMM r\u00e9elle, dans laquelle le module RDIMM test\u00e9 est plac\u00e9 sur une carte de test CTC2.<\/p>\n

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<\/a>Les concepts de la suite de tests d’Introspect<\/h2>\n

L’interface logicielle Test Suite du syst\u00e8me SV5C propose des fonctions Python repr\u00e9sentant diff\u00e9rents \u00e9tats du diagramme d’\u00e9tats DDR5, ainsi que des \u00e9tats li\u00e9s \u00e0 l’initialisation et \u00e0 la programmation du syst\u00e8me de test. Les sections suivantes d\u00e9crivent comment un contr\u00f4leur de m\u00e9moire est mis en \u0153uvre \u00e0 l’aide de cette interface, et pr\u00e9sentent \u00e9galement des exemples de transitions permettant de passer de la phase d’apprentissage aux transactions fonctionnelles de lecture\/\u00e9criture. <\/p>\n

<\/a><\/a>Diagrammes d’\u00e9tats DDR5 et contr\u00f4leur de m\u00e9moire virtuelle<\/h3>\n

La figure 3 pr\u00e9sente le diagramme d’\u00e9tats de base de la suite de tests SV5C DIMM. Comme vous pouvez le constater, il refl\u00e8te tr\u00e8s fid\u00e8lement le diagramme d’\u00e9tats d’un contr\u00f4leur de m\u00e9moire classique. C’est pourquoi on le qualifie de \u00ab contr\u00f4leur de m\u00e9moire virtuel \u00bb dans le cadre du pr\u00e9sent article. <\/p>\n

Outre les \u00e9tats DDR5 proprement dits, cette figure pr\u00e9sente les \u00e9tats li\u00e9s au syst\u00e8me de test SV5C. Par exemple, l\u2019\u00e9tat situ\u00e9 en haut \u00e0 gauche sert notamment \u00e0 initialiser le SV5C et \u00e0 programmer son d\u00e9bit de donn\u00e9es. De m\u00eame, dans l\u2019\u00e9tat en haut \u00e0 droite, le SV5C peut \u00eatre programm\u00e9 pour modifier le d\u00e9bit de donn\u00e9es de fonctionnement sans perturber le diagramme d\u2019\u00e9tats de la DDR5. Toutes les actions des suites de tests peuvent passer \u00e0 l\u2019\u00e9tat \u00ab Idle \u00bb, ce qui permet de maintenir la liaison DDR5 active en permanence gr\u00e2ce \u00e0 des commandes \u00ab Deselect \u00bb (DES) sur le bus, tout comme dans un v\u00e9ritable contr\u00f4leur de m\u00e9moire. <\/p>\n\"Blog\n

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Figure 3 : Repr\u00e9sentation sous forme de diagramme d’\u00e9tats de la suite de tests d’Introspect pour les tests fonctionnels des barrettes DIMM DDR5.<\/p>\n

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<\/a>Passage entre les \u00e9tats d’entra\u00eenement et les \u00e9tats fonctionnels<\/h3>\n

La figure 4 montre comment un module DIMM soumis \u00e0 un test peut \u00eatre configur\u00e9 pour ex\u00e9cuter des boucles de test de lecture\/\u00e9criture en m\u00e9moire. Plus pr\u00e9cis\u00e9ment, une seule fonction Python peut \u00eatre ajout\u00e9e \u00e0 la suite de tests, et cette fonction Python contiendrait l’int\u00e9gralit\u00e9 du code de test de la m\u00e9moire. Il est important de noter que cette fonction s\u2019int\u00e8gre au diagramme d\u2019\u00e9tats d\u2019origine de la figure 3 sans n\u00e9cessiter de connaissance approfondie de la conception globale du contr\u00f4leur de m\u00e9moire. <\/p>\n

La possibilit\u00e9 d’ajouter des tests aux cas de test de base pr\u00e9d\u00e9finis constitue l’une des fonctionnalit\u00e9s les plus importantes du syst\u00e8me de test SV5C destin\u00e9 aux tests de modules DIMM. Cela signifie que l\u2019utilisateur peut se concentrer sur la t\u00e2che \u00e0 accomplir \u2013 l\u2019\u00e9criture et la lecture dans la m\u00e9moire \u2013 sans avoir \u00e0 se soucier des d\u00e9tails du diagramme d\u2019\u00e9tats DDR5, qui inclut l\u2019apprentissage, le nivellement d\u2019\u00e9criture et l\u2019\u00e9num\u00e9ration. <\/p>\n

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Figure 4 : Une fois dans un \u00e9tat stable, le module DIMM test\u00e9 peut passer \u00e0 une boucle de test de lecture\/\u00e9criture de la m\u00e9moire.<\/p>\n

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<\/a>Exemple de d\u00e9roulement, de l’initialisation \u00e0 l’acc\u00e8s \u00e0 la m\u00e9moire<\/h3>\n

Enfin, la figure 5 pr\u00e9sente le d\u00e9roulement complet, depuis l’initialisation du dispositif jusqu’\u00e0 l’ex\u00e9cution des transactions de lecture et d’\u00e9criture en m\u00e9moire. Comme vous pouvez le constater, de nombreuses \u00e9tapes complexes sont n\u00e9cessaires. Pour l\u2019utilisateur novice ou celui qui s\u2019int\u00e9resse davantage \u00e0 la matrice m\u00e9moire elle-m\u00eame, ces \u00e9tapes peuvent \u00eatre effectu\u00e9es automatiquement par le syst\u00e8me de test SV5C. De plus, le SV5C peut stocker des donn\u00e9es d\u2019apprentissage acquises pr\u00e9c\u00e9demment, ce qui simplifie encore davantage l\u2019ex\u00e9cution. <\/p>\n

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Figure 5 : S\u00e9quence compl\u00e8te des transitions d’\u00e9tat effectu\u00e9es avant de passer en mode de test fonctionnel.<\/p>\n

<\/a>Conclusion<\/h2>\n

Cet article a pr\u00e9sent\u00e9 certains des d\u00e9fis li\u00e9s aux tests des modules de m\u00e9moire conformes \u00e0 la norme DDR5. Nous nous sommes concentr\u00e9s sur l\u2019aspect des tests fonctionnels<\/strong> et avons d\u00e9crit comment certaines des complications apparentes associ\u00e9es \u00e0 cette nouvelle norme haute performance peuvent \u00eatre r\u00e9solues lors des tests fonctionnels des barrettes DIMM DDR5. Nous avons montr\u00e9 que, bien que les s\u00e9quences d\u2019apprentissage du diagramme d\u2019\u00e9tats du contr\u00f4leur de m\u00e9moire puissent s\u2019av\u00e9rer assez complexes, la solution SV5C ATE-on-Bench<\/strong> permet de s\u00e9quencer automatiquement un module DIMM test\u00e9, depuis son initialisation jusqu\u2019\u00e0 un \u00e9tat dans lequel des transactions de lecture et d\u2019\u00e9criture en m\u00e9moire peuvent \u00eatre effectu\u00e9es. <\/p>\n

<\/a>Pour en savoir plus<\/h2>\n

Vous trouverez ci-dessous une liste du mat\u00e9riel recommand\u00e9 pour les tests fonctionnels de la DDR5 :<\/p>\n